ARM Cortex-A72 - ARM Cortex-A72

ARM Cortex-A72
Informații generale
Lansat	2016
Proiectat de	Holdings ARM
Cache
L1 cache	80 KiB (48 KiB I-cache cu paritate, 32 KiB D-cache cu ECC) per nucleu
L2 cache	512 KiB la 4 MiB
L3 cache	Nici unul
Arhitectură și clasificare
Min. dimensiunea caracteristicii	16 nm
Microarhitectura	ARMv8-A
Specificații fizice
Miezuri
Produse, modele, variante
Numele codului produsului
Istorie
Predecesor	ARM Cortex-A57
Succesor	ARM Cortex-A73

ARM Cortex-A72 este o microarhitectură punere în aplicare a ARMv8-A 64-biți set de instrucțiuni proiectat de ARM Holdings " Austin centrul de design. Cortex-A72 este un decoda 3-way out-of-order superscalar conductei. Este disponibil ca bază SIP pentru licențiați, iar designul său îl face potrivit pentru integrarea cu alte nuclee SIP (de ex. GPU , controler de afișare , DSP , procesor de imagine etc.) într-o matriță care constituie un sistem pe un cip (SoC). Cortex-A72 a fost anunțat în 2015 pentru a servi ca succesor al Cortex-A57 și a fost conceput pentru a utiliza cu 20% mai puțină putere sau pentru a oferi cu 90% mai multă performanță.

Prezentare generală

Procesor cu conducte, cu o conductă de execuție superscalară cu 3 căi, foarte dezactivată , speculativă
Extensiile DSP și NEON SIMD sunt obligatorii pe nucleu
VFPv4 Unitate în virgulă mobilă la bord (per nucleu)
Suport pentru virtualizarea hardware
Codificarea setului de instrucțiuni Thumb-2 reduce dimensiunea programelor pe 32 de biți cu impact redus asupra performanței.
Extensii de securitate TrustZone
Program Trace Macrocell și CoreSight Design Kit pentru urmărirea discretă a executării instrucțiunilor
32 de date KiB (2-way set-associative) + 48 KiB instrucțiuni (3-way set-associative) cache L1 pe nucleu
Controler de memorie cache integrat cu latență scăzută de nivel 2 (set asociativ cu 16 căi), 512 KB până la 4 MB dimensiune configurabilă pe cluster
48-entry complet asociativ L1 traducere traducere buffer lookaside (TLB) cu suport nativ pentru 4 KiB, 64 KiB și 1 MB pagini dimensiuni
TLB de date L1 complet asociativ cu 32 de intrări, cu suport nativ pentru dimensiuni de pagină de 4 KiB, 64 KiB și 1 MB
- Set asociativ cu 4 căi de 1024 intrări L2 TLB unificat pe nucleu, acceptă hit-under-miss
Algoritm sofisticat de predicție a ramurilor care crește semnificativ performanța și reduce energia din predicție greșită și speculații
Etichetă IC timpurie - cache L1 cu 3 căi la putere mapată direct *
Marcare regionalizată TLB și μBTB
Optimizări mici-offset-ramură
Suprimarea acceselor predictive de ramură inutile