LPDDR - LPDDR

DDR mobil: Samsung K4X2G323PD-8GD8

LPDDR , o abreviere pentru Low-Power Double Data Rate , cunoscută și sub numele de LPDDR SDRAM , este un tip de memorie sincronă cu acces aleatoriu care consumă mai puțină energie și este vizată pentru computerele mobile . Variantele mai vechi sunt, de asemenea, cunoscute sub numele de Mobile DDR și prescurtate ca mDDR.

LPDDR SDRAM modern este distinct de DDR SDRAM , cu diferite diferențe care fac tehnologia mai potrivită pentru aplicația mobilă.

Standardele tehnologice LPDDR sunt dezvoltate independent de standardele DDR, LPDDR4X și chiar LPDDR5, de exemplu, fiind implementate înainte de DDR5 SDRAM și oferind rate de date mult mai mari decât DDR4 SDRAM .

Latimea autobuzului

Proprietățile diferitelor generații LP-DDR
LP-DDR 1 1E 2 2E 3 3E 4 4X 5 5X
Densitate maximă 32 de biți 64 de biți 64 de biți 32 de biți 32 de biți
Ceas matrice de memorie (MHz) 200 266,7 200 266,7 200 266,7 200 266,7 400 533
Pre-preluare dimensiune 2 n 4 n 8 n 16 n
Densitatea memoriei 64Mb

8Gb

1 GB

32 GB

4GB

32 GB

4GB

32 GB

Frecvența ceasului magistralei I / O (MHz) 200 266,7 400 533.3 800 1067 1600 2133 3200 4267
Rata de transfer a datelor ( DDR ) (MT / s) 400 533.3 800 1067 1600 2133 3200 4267 6400 8533
Tensiunea (tensiunile) de alimentare 1,8 V 1,2, 1,8 V 1,2, 1,8 V 1,1, 1,8 V 0,6, 1,1, 1,8 V 0,5, 1,05, 1,8 V 0,5, 1,05, 1,8 V
Autobuz de comandă / adresă 19 biți, SDR 10 biți, DDR 6 biți, SDR 7 biți, DDR

Spre deosebire de SDRAM standard, utilizat în dispozitive staționare și laptopuri și conectat de obicei pe o magistrală de memorie pe 64 de biți, LPDDR permite, de asemenea, canale de 16 sau 32 de biți.

Versiunile „E” marchează versiunile îmbunătățite ale specificațiilor. Ele formalizează overclockarea matricei de memorie de până la 266,7 MHz pentru un spor de performanță de 33%. Modulele de memorie care implementează aceste frecvențe mai mari sunt utilizate în Apple MacBook- uri și laptopuri pentru jocuri.

Ca și în cazul SDRAM standard, majoritatea generațiilor dublează dimensiunea internă de preluare și viteza de transfer externă. (DDR-4 și LPDDR-5 fiind excepțiile.)

Generații

LPDDR (1)

DDR-ul original de mică putere (denumit uneori retroactiv LPDDR1 ) este o formă ușor modificată de DDR SDRAM , cu mai multe modificări pentru a reduce consumul total de energie.

Cel mai semnificativ, tensiunea de alimentare este redusă de la 2,5 la 1,8 V. Economii suplimentare provin din reîmprospătarea compensată de temperatură (DRAM necesită reîmprospătare mai rar la temperaturi scăzute), reîmprospătarea parțială a matricei și un mod de „putere profundă” care sacrifică toată memoria conținut. În plus, cipurile sunt mai mici, folosind mai puțin spațiu pe placă decât echivalentele lor non-mobile. Samsung și Micron sunt două dintre principalii furnizori de această tehnologie, care este utilizat în tablete și dispozitive de telefon , cum ar fi iPhone 3GS , iPad originale , Samsung Galaxy Tab 7.0 și Motorola Droid X .

LPDDR2

Cip Samsung K4P4G154EC-FGC1 LPDDR2 de 4 Gbit

Un nou standard JEDEC JESD209-2E definește o interfață DDR de putere redusă mai revizuită dramatic. Nu este compatibil nici cu DDR1, nici cu DDR2 SDRAM , dar poate găzdui fie:

  • LPDDR2-S2: 2 n memorie de preluare (cum ar fi DDR1),
  • LPDDR2-S4: 4 n memorie de preluare (cum ar fi DDR2) sau
  • LPDDR2-N: memorie non-volatilă ( flash NAND ).

Stările de consum redus sunt similare cu LPDDR de bază, cu unele opțiuni suplimentare de reîmprospătare a matricii parțiale.

Parametrii de sincronizare sunt specificați pentru LPDDR-200 până la LPDDR-1066 (frecvențe de ceas de la 100 la 533 MHz).

Funcționând la 1,2 V, LPDDR2 multiplexează liniile de control și adresă pe o magistrală CA dublă cu 10 biți de date . Comenzile sunt similare cu cele ale SDRAM-ului normal , cu excepția reatribuirii opcodurilor de terminare a preîncărcării și a rafalei:

Codificarea comenzii LPDDR2 / LPDDR3
CK CA0
( RAS )
CA1
( CAS )
CA2
( WE )
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Operațiune
H H H - NOP
-
H H L H H - Preîncărcați toate băncile
-
H H L H L - BA0 BA1 BA2 Preîncărcați o bancă
-
H H L H A30 A31 A32 BA0 BA1 BA2 Preactiv
(numai LPDDR2-N)
A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
H H L L - Rafinare se termină
-
H L H rezervat C1 C2 BA0 BA1 BA2 Citire
(AP = preîncărcare automată)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
H L L rezervat C1 C2 BA0 BA1 BA2 Scrieți
(AP = preîncărcare automată)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L H R8 R9 R10 R11 R12 BA0 BA1 BA2 Activați
(R0-14 = Adresă rând)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L H A15 A16 A17 A18 A19 BA0 BA1 BA2 Activați
(numai LPDDR2-N)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L H H - Actualizați toate băncile
(numai LPDDR2-Sx)
-
L L H L - Reîmprospătați o bancă
(adresare round-robin)
-
L L L H MA0 MA1 MA2 MA3 MA4 MA5 Citire registru mod
(MA0-7 = Adresă)
MA6 MA7 -
L L L L MA0 MA1 MA2 MA3 MA4 MA5
Scriere registru mod (OP0-7 = Date)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Bitul de adresă C0 a coloanei nu este transferat niciodată și se presupune că este zero. Astfel, transferurile în rafală încep întotdeauna la adrese uniforme.

LPDDR2 are, de asemenea, un chip activ-low selectat (când este mare, totul este un NOP) și ceasul activează semnalul CKE, care funcționează ca SDRAM. La fel ca SDRAM, comanda trimisă pe ciclul că CKE este lăsat pentru prima dată selectează starea de oprire:

  • Dacă cipul este activ, acesta îngheață la locul său.
  • Dacă comanda este un NOP ( CS low sau CA0-2 = HHH), cipul nu funcționează.
  • Dacă comanda este o comandă de reîmprospătare (CA0-2 = LLH), cipul intră în starea de reîmprospătare.
  • Dacă comanda este terminată în rafală (CA0-2 = HHL), cipul intră în starea de oprire profundă. (La plecare este necesară o secvență de resetare completă.)

Registrele de moduri au fost extinse mult în comparație cu SDRAM convențional, cu un spațiu de adrese de 8 biți și capacitatea de a le citi înapoi. Deși mai mică decât o prezență serială detectează EEPROM, sunt incluse suficiente informații pentru a elimina necesitatea unuia.

Dispozitivele S2 mai mici de 4  Gbit și dispozitivele S4 mai mici de 1 Gbit au doar patru bănci. Ei ignoră semnalul BA2 și nu acceptă reîmprospătarea pe bancă.

Dispozitivele de memorie non-volatile nu utilizează comenzile de reîmprospătare și reatribuie comanda de preîncărcare pentru a transfera biții de adresă A20 și în sus. Biții de ordin inferior (A19 și jos) sunt transferați printr-o comandă Activare următoare. Acest lucru transferă rândul selectat din matricea de memorie la unul dintre 4 sau 8 (selectate de biții BA) tampoane de date de rând, unde pot fi citite printr-o comandă Read. Spre deosebire de DRAM, biții de adresă bancară nu fac parte din adresa de memorie; orice adresă poate fi transferată în orice tampon de date de rând. Un buffer de date pe rând poate avea o lungime cuprinsă între 32 și 4096 de octeți, în funcție de tipul de memorie. Rândurile mai mari de 32 de octeți ignoră unii dintre biții de adresă de ordin scăzut din comanda Activare. Rândurile mai mici de 4096 octeți ignoră unii dintre biții de adresă de ordine înaltă din comanda Citire.

Memoria non-volatilă nu acceptă comanda Write pentru a rândui tampoane de date. Mai degrabă, o serie de registre de control într-o regiune specială de adresă acceptă comenzile de citire și scriere, care pot fi utilizate pentru ștergerea și programarea matricei de memorie.

LPDDR3

În mai 2012, JEDEC a publicat JESD209-3 Standard Low Memory Device Device Standard. În comparație cu LPDDR2, LPDDR3 oferă o rată de date mai mare, o lățime de bandă mai mare și o eficiență energetică mai mare și o densitate mai mare a memoriei. LPDDR3 atinge o viteză de date de 1600 MT / s și utilizează noi tehnologii cheie: nivelare la scriere și instruire comandă / adresă, terminare opțională la matriță (ODT) și capacitate de I / O redusă. LPDDR3 acceptă ambele tipuri de ambalare pe pachet (PoP) și ambalaje discrete.

Codificarea comenzii este identică cu LPDDR2, utilizând o magistrală CA dublă cu 10 biți de date. Cu toate acestea, standardul specifică doar 8 n -prefetch DRAM și nu include comenzile de memorie flash.

Printre produsele care utilizează LPDDR3 se numără MacBook Air 2013, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) și Microsoft Surface Pro 3 . LPDDR3 a devenit mainstream în 2013, rulând la 800 MHz DDR (1600 MT / s), oferind lățime de bandă comparabilă cu memoria notebook PC3-12800 în 2011 (12,8 GB / s lățime de bandă). Pentru a atinge această lățime de bandă, controlerul trebuie să implementeze memorie cu două canale. De exemplu, acesta este cazul pentru Exynos 5 Dual și 5 Octa.

O versiune „îmbunătățită” a specificației numită LPDDR3e mărește rata de date la 2133 MT / s. Samsung Electronics a introdus primele  module LPDDR3 din clasa de 20 gigabit de 20 nm capabile să transmită date cu până la 2.133 MT / s, mai mult decât dublul performanței LPDDR2 mai vechi, care este capabil doar de 800 MT / s. Diverse SoC-uri de la diferiți producători acceptă în mod nativ memorie RAM LPDDR3 de 800 MHz. Printre acestea se numără Snapdragon 600 și 800 de la Qualcomm , precum și unele SoC-uri din seria Exynos și Allwinner .

LPDDR4

Pe 14 martie 2012, JEDEC a găzduit o conferință pentru a explora modul în care cerințele viitoare ale dispozitivelor mobile vor conduce la standardele viitoare, cum ar fi LPDDR4. La 30 decembrie 2013, Samsung a anunțat că a dezvoltat primul LPDDR4 de 8 gigabit (1 GB) din clasa 20 nm capabil să transmită date la 3.200 MT / s, oferind astfel performanță cu 50% mai mare decât cel mai rapid LPDDR3 și consumând cu aproximativ 40% mai puțin energie la 1,1 volți.

La 25 august 2014, JEDEC a publicat standardul dispozitivului de memorie Low Power JESD209-4 LPDDR4.

Modificările semnificative includ:

  • Dublarea vitezei interfeței și numeroase modificări electrice consecvente, inclusiv schimbarea standardului I / O în logică de joasă tensiune (LVSTL)
  • Dublarea dimensiunii interne de preluare și a dimensiunii minime de transfer
  • Treceți de la o magistrală de comandă / adresă DDR de 10 biți la o magistrală SDR de 6 biți
  • Treceți de la un autobuz lat de 32 de biți la două autobuze independente de 16 biți
  • Auto-reîmprospătarea este activată de comenzi dedicate, mai degrabă decât controlată de linia CKE

Standardul definește pachetele SDRAM care conțin două canale independente de acces pe 16 biți, fiecare conectat la până la două matrițe per pachet. Fiecare canal are o lățime de 16 biți de date, are propriii pini de control / adresă și permite accesul la 8 bănci de DRAM. Astfel, pachetul poate fi conectat în trei moduri:

  • Liniile de date și controlul sunt conectate în paralel cu o magistrală de date pe 16 biți și numai cipul selectează conectat independent pe canal.
  • La două jumătăți ale unei magistrale de date pe 32 de biți și liniile de control în paralel, inclusiv selectarea cipului.
  • La două autobuze de date independente pe 16 biți

Fiecare matriță oferă 4, 6, 8, 12 sau 16  gigabiți de memorie, jumătate pentru fiecare canal. Astfel, fiecare bancă are dimensiunea a șaisprezecea a dispozitivului. Aceasta este organizată în numărul corespunzător (16  K până la 64 K) de rânduri de 16384 biți (2048 de octeți). Este planificată extinderea la 24 și 32 gigabit, dar nu este încă decis dacă acest lucru se va face prin creșterea numărului de rânduri, a lățimii acestora sau a numărului de bănci.

Sunt definite, de asemenea, pachete mai mari care oferă lățime dublă (patru canale) și până la patru matrițe per pereche de canale (8 matrițe în total per pachet).

Datele sunt accesate în rafale de 16 sau 32 de transferuri (256 sau 512 biți, 32 sau 64 octeți, 8 sau 16 cicluri DDR). Rafalele trebuie să înceapă la limite pe 64 de biți.

Deoarece frecvența ceasului este mai mare și lungimea minimă de rafală mai mare decât standardele anterioare, semnalele de control pot fi mult mai mult multiplexate fără ca magistrala de comandă / adresă să devină un blocaj. LPDDR4 multiplexează liniile de control și adresă pe o magistrală CA de 6 biți cu o singură rată de date. Comenzile necesită 2 cicluri de ceas, iar operațiile care codifică o adresă (de exemplu, activează rândul, citesc sau scriu coloana) necesită două comenzi. De exemplu, pentru a solicita o citire de pe un cip inactiv necesită patru comenzi pentru 8 cicluri de ceas: Activate-1, Activate-2, Read, CAS-2.

Linia de selectare a cipului (CS) este activă - înaltă . Primul ciclu al unei comenzi este identificat prin faptul că selectarea cipului este ridicată; este scăzut în timpul celui de-al doilea ciclu.

Codificare comandă LPDDR4
Primul ciclu (CS = H) Al doilea ciclu (CS = L) Operațiune
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L - Fără operație
H L L L L L 0 OP4 OP3 OP2 OP1 1 Comandă multifuncțională
AB H L L L L - BA2 BA1 BA0 Preîncărcare (AB = toate băncile)
AB L H L L L - BA2 BA1 BA0 Reîmprospătare (AB = Toate băncile)
- H H L L L - Intrare auto-reîmprospătare
BL L L H L L AP C9 - BA2 BA1 BA0 Scrie-1 (+ CAS-2)
- H L H L L - Ieșire de auto-reîmprospătare
0 L H H L L AP C9 - BA2 BA1 BA0 Scriere mascată-1 (+ CAS-2)
- H H H L L - (rezervat)
BL L L L H L AP C9 - BA2 BA1 BA0 Citire-1 (+ CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
- H L H L - (rezervat)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 Mod de înregistrare Scriere-1 și -2
MA = Adresă, OP = Date
OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
- L H H H L MA5 MA4 MA3 MA2 MA1 MA0 Citire registru mod (+ CAS-2)
- H H H H L - (rezervat)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 Activați-1 și -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

Comanda CAS-2 este utilizată ca a doua jumătate a tuturor comenzilor care efectuează un transfer pe magistrala de date și oferă biți de adresă de coloană de ordin scăzut:

  • Comenzile de citire trebuie să înceapă pe o adresă de coloană care este multiplu de 4; nu există nicio prevedere pentru comunicarea unui bit de adresă C0 sau C1 diferit de zero în memorie.
  • Comenzile de scriere trebuie să înceapă pe o adresă de coloană care este multiplu de 16; C2 și C3 trebuie să fie zero pentru o comandă de scriere.
  • Citirea registrului de mod și unele comenzi multifuncționale trebuie, de asemenea, urmate de o comandă CAS-2, cu toate acestea, toți biții coloanei trebuie să fie zero (scăzut).

Lungimea rafală poate fi configurată pentru a fi 16, 32 sau selectabilă dinamic prin bitul BL al operațiilor de citire și scriere.

Un semnal DMI (mască de date / inversare) este asociat cu fiecare 8 linii de date și poate fi utilizat pentru a minimiza numărul de biți conduși în timpul transferurilor de date. Când sunt mari, ceilalți 8 biți sunt completați atât de emițător, cât și de receptor. Dacă un octet conține cinci sau mai mulți 1 biți, semnalul DMI poate fi condus la mare, împreună cu trei sau mai puține linii de date. Deoarece liniile de semnal sunt terminate scăzute, acest lucru reduce consumul de energie.

(O utilizare alternativă, în care DMI este utilizat pentru a limita numărul de linii de date care comută pe fiecare transfer la cel mult 4, minimizează diafragma. Aceasta poate fi utilizată de controlerul de memorie în timpul scrierilor, dar nu este acceptată de dispozitivele de memorie.)

Inversia magistralei de date poate fi activată separat pentru citiri și scrieri. Pentru scrierile mascate (care au un cod de comandă separat), funcționarea semnalului DMI depinde dacă inversarea scrierii este activată.

  • Dacă DBI la scriere este dezactivat, un nivel ridicat la DMI indică faptul că octetul de date corespunzător trebuie ignorat și nu scris
  • Dacă DBI la scriere este activat, un nivel scăzut pe DMI, combinat cu un octet de date cu 5 sau mai mulți biți setați, indică un octet de date care trebuie ignorat și nu scris.

LPDDR4 include, de asemenea, un mecanism pentru „reîmprospătarea rândurilor vizate”, pentru a evita corupția din cauza „ ciocanului de rând ” pe rândurile adiacente. O secvență specială de trei secvențe de activare / preîncărcare specifică rândul care a fost activat mai des decât un prag specificat de dispozitiv (200.000 până la 700.000 pe ciclu de reîmprospătare). Intern, dispozitivul reîmprospătează rândurile adiacente fizic, mai degrabă decât cel specificat în comanda activate.

LPDDR4X

Samsung Semiconductor a propus o variantă LPDDR4 pe care a numit-o LPDDR4X. LPDDR4X este identic cu LPDDR4, cu excepția faptului că se economisește energie suplimentară prin reducerea tensiunii I / O (Vddq) la 0,6 V de la 1,1 V. Pe 9 ianuarie 2017, SK Hynix a anunțat pachete LPDDR4X de 8 și 16 GB. JEDEC a publicat standardul LPDDR4X pe 8 martie 2017. În afară de tensiunea mai mică, îmbunătățirile suplimentare includ o opțiune de un singur canal pentru aplicații mai mici, noi pachete MCP, PoP și IoT și îmbunătățiri suplimentare de definire și sincronizare pentru cele mai mari 4266 MT / s gradul de viteză.

LPDDR5

La 19 februarie 2019, JEDEC a publicat JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung a anunțat că are prototipuri funcționale LP-DDR5 în iulie 2018. LPDDR5 introduce următoarele modificări:

  • Rata de transfer a datelor este crescută la 6400 Mbps.
  • Se folosesc ceasuri diferențiale
  • Prefetch-ul nu se dublează din nou, ci rămâne 16 n
  • Numărul de bănci este mărit la 16, împărțit în patru grupuri de bănci asemănătoare DDR4
  • Îmbunătățiri de economisire a energiei:
    • Comenzi de copiere date și scriere X (toate una sau toate zero) pentru a reduce transferul de date
    • Scalarea dinamică a frecvenței și a tensiunii
  • O nouă arhitectură de ceas numită WCK & Read Strobe (RDQS)

AMD Van Gogh (încă de lansat), Intel Tiger Lake și controlerul de memorie Snapdragon 888 acceptă LPDDR5.

LPDDR5X

La 28 iulie 2021, JEDEC a publicat JESD209-5B, Standard pentru consum redus de date dublu 5X (LPDDR5X), cu următoarele modificări:

  • Extensie de viteză până la 8533 Mbps
  • Îmbunătățiri ale integrității semnalului cu egalizarea TX / RX
  • Îmbunătățiri ale fiabilității prin noua funcție Adaptive Refresh Management
  • Prefetch este încă la fel ca LPDDR5 la 16n

Potrivit rapoartelor, Mi 12 poate deveni primul telefon care va fi livrat cu memorie RAM LPDDR5X la sfârșitul acestui an.

Note

Referințe

linkuri externe